به نام یگانه لایق پرستش
1
پروژه مربوط به درس طراحی مدارهای VLSI
موضوع : مدارهای BIST
ارائه شده به :
تهیه کننده : پیروز گرجیان
شماره دانشجویی :
2
فهرست مطالب
معایب تست خارجی
تاریخچه bist
کاربرد bist
بعضی از اولین محصولات bist
طبقه بندی bist
مزایای bist
معایب bist
معماری bist
جنبه های انتقادی
واژه نامه bist
عوامل موثر بر انتخاب bist
3
(ساخته شده در تست خود) built in self test
ساخته شده در تست خود ( (BISTیا ساخته شده درتست (BIT) مکانیزمی است که اجازه می دهد یک دستگاه خودش تست شود . مهندسان BISTرا طراحی می کنند برای پاسخ گویی به نیازهایی مانند :
قابلیت اطمینان بالا
زمان چرخه تعمیر پایین
و یا محدودیت هایی از قبیل :
دسترسی محدود به تکنسین
هزینه های تست در طی ساخت
4
هدف اصلی از BIST کاهش پیچیدگی , در نتیجه کاهش هزینه ها و کاهش وابستگی به تجهیزات تست خارجی می باشد.
هزینه BIST را به دو روش می توان کاهش داد :
1) کاهش مدت زمان تست
2) کاهش پیچیدگی راه اندازی تست , به وسیله کاهش تعداد سیگنال های I/O که باید تحت کنترل
تست کننده هدایت شود .
هر دو باعث کاهش هزینه ساعات روز, برای خدمات تجهیزات تست خودکار (ATE)می شوند.
5
از BIST استفاده می شود تا ساخت مدار مجتمع ارزان تر و سریع تر صورت گیرد .
BISTیک روشی است با هدف :
دوری از استفاده از تجهیزات تست اتوماتیک گران قیمت
افزایش تحمل خطا به علاوه دسترسی بیشتر به نقاط داخلی
اجازه استفاده از تست در سرعت و کاهش زمان تست
6
معایب تست خارجی ATE (Automatic TEST EQUIPMENT)
هزینه های بالا ATE
مقدارزیادی زمان برای ATPG (Automatic Test Pattern Generation) صرف می شود .
(مدت زمان ایجاد الگوی تست ها به صورت خودکار : ATPG )
عملکرد آزمون از طریق زنجیره اسکن کند است.
ATES با حافظه های بزرگ مورد نیاز است.
فرکانس مدار را بیشتر از فرکانس کاری ATE افزایش می دهد.
7
راه حل
برخی از ویژگی های ATEمی تواند در داخل UUT (Unit Under Test) قرار گیرد
UUTمی تواند یک مدار مجتمع یا کل سیستم باشد
= BISTساخته شده در تست خود
8
راه حل
9
تاریخچه BIST
1975 : Benowitz و همکاران : AAFIS (سیستم پیشرفته ایزولاسیون نقص ارتباطات هوایی)
: 1978 Mucha , Köneman Zwiehoff, : BILBO (ساخته شده در منطق بلوک ناظر)
: Theus , Leutiger : 1981اولین تراشه self testing
1983 : Engl , Mucha, Pfleiderer : نمونه اولیه ازریزپردازنده های مبتنی بر Forst از خود تست
1984 : Kuban, Bruce : اولین self testing محصول (موتورولا MC6804P2)
1987 : Intel 80386
10
کاربرد
BIST به طور گسترده ای برای اجزای مختلف استفاده می شود از جمله :
ریزپردازنده (اینتل، موتورولا، توشیبا و غیره)
کامپیوتر شخصی و یا ایستگاه کاری
محصولات مصرفی الکترونیکی
مدارات خودرو
11
بعضی از اولین محصولات BIST
موتورولا MC6804P2 (میکروکنترلر)
موتورولا MC680X0 (میکروپروسسوری)
موتورولا MC68882 ( نقطه شناور پردازشگر)
موتورولا MC145532 (کد گذار ADPCM )
اینتل 80386 (میکروپروسسوری)
توشیبا TRON/X1 ( میکروپروسسوری)
آپولو DN10000 (ایستگاه کاری)
غیره
12
طبقه بندی BIST
وقتی که تست اجرا می شود ممکن است به روش های زیر باشد :
On-line : تست در طی عملکرد نرمال اجرا می شود , می تواند به دو حالت زیر باشد :
1) همزمان : تست در طی عملکرد نرمال مدار اجرا می شود .
2) غیر همزمان : تست هنگامی انجام می شود که مدار یا یک بخش از ته مدار غیر فعال باشد .
Off-line : تست بعد از انتخاب یک حالت عملیات تست از مدار , اجرا می شود .
13
مزایای BIST
حل کردن مشکل تست از مبنا
باعث کاهش هزینه های تست
افزایش کیفیت نهایی
TTM را کاهش می دهد
راه حل ایده آل برای بلوک های پیچیده غوطه ور در بلوک های دیگر
تست در سرعت را اجازه می دهد
برای تست ویفر و هسته مناسب است
14
معایب BIST
هزینه های متوسط رو به بالا را شامل می شود
به طور کلی خواستار تغییرات اساسی در روش های برنامه ریزی
لازم است به جستجوی راه حل های مناسب تر مربوط به معماری مدار
15
معماری کلی BIST
16
معماری BIST
17
اجزای اصلی ( 1 )
واحد تحت تست (UTT) : بخشی از مدار است که در حالت BIST تست شده است .این می تواند متوالی , ترکیبی یا یک حافظه باشد . این توسط ورودی اولیه خود (PI ) و خروجی اولیه (PO ) محدود است .
ژنراتورالگوی تست (TPG) : الگوهای تست را برای UTT تولید می کند. این یک مدار اختصاص داده شده و یا یک ریزپردازنده می باشد. الگوها ممکن است در شبه تصادفی تولید شوند .
18
اجزای اصلی ( 2 )
Multiplexer (MUX) : UUT را از PI (ورودی اولیه ) خود در حالت تست جدا می کند, اجازه می دهد تا TPG به درخواست الگوها باشد .
ارزیاب داده خروجی ODE)) : مقدار دنباله را روی PO (خروجی اولیه ) تجزیه و تحلیل می کند و آن را با خروجی مورد نظر مقایسه می کند .
کنترل کننده BIST : اجرای تست را کنترل می کند, ژنراتور الگوی تست الکترونیکی ارزیاب داده خروجی را مدیریت می کند . UUT و مالتی پلکسر را پیکربندی مجدد می کند. این توسط سیگنال Normal/Testفعال می شود و یک Go/Nogo تولید می کند .
19
سیگنال های اصلی
Normal/Test : وقتی که آن به ارزش (مقدار) test ‘ ‘ برسد در یک جلسه BIST فعال می شود .
Go/Nogo : در پایان این جلسه BIST ، ارزش Go ” " بدان معنی است که اجرا UUT به درستی بوده است , “Nogo” بدان معنی است که حداقل یک خطا مشاهده شده است .
Reconfigure: در برخی از معماری BIST منطق درونی آن UUT است به منظور پیکربندی مجدد برای بهبود در کنترل
20
سیستم BIST در حالت نرمال
21
سیستم BIST در حالت تست
22
بخش BIST (I)
مرحله 1 : بر روی سیگنال Normal/Test یک دستور دریافت می شود که بخش تست شروع می شود . دستور می تواند از یک ATE ، یک ریزپردازنده و یا رابط مرز اسکن آمده باشد.
این در حالت تست وارد می شود.
23
بخش BIST (II)
مرحله 2 : دستورات کنترل کننده BIST به TPG , برای تولید الگوی تست داده می شود . الگوها به UUT اعمال می شود
مرحله 3 ( به موازات مرحله 2 ) : دستورهای کنترل کننده BIST به ODE داده می شود برای تجزیه و تحلیل خروجی های UUT
24
بخش BIST (III)
مرحله 4 : کنترل کننده BIST خروجی ODE را تجزیه و تحلیل می کند , آن را با خروجی مورد نظر مقایسه می کند و یک پرچم داخلی از Pass/failure را بروز رسانی می کند. با استفاده از سیگنال Go/Nogo این پرچم به خارج ارسال می شود .
مرحله 5 : یک مدار خارجی سیگنال Go/Nogo را تجزیه و تحلیل می کند و بیشتر اقدامات مناسب را انجام می دهد.
25
ارتباطات خارجی
در طی مراحل 1 و 5 سیستم BIST با دنیای خارج ارتباط برقرار می کند.
پروتکل های خاصی برای جلوگیری از برخی خطاها بر روی سیگنال ها در درون مدار مورد نیاز است .
معمولاً پروتکل دارای سیگنال های Normal/Test و Go/Nogo می باشد .
موارد مهم :
Normal/Test در “Normal” گیر کرده است.
Go/Nogo در “Go” گیر کرده است.
26
مثالی از پروتکل
27
Go/Nogo برای جلوگیری از نقاط منفرد شکست تکرار می شود.
پالس 1 clk , در درون کنترل کننده BIST در برابر خطاها محافظت می کند .
28
جنبه های انتقادی
سخت افزار برای تست باید آزمایش شود.
تعداد پین های I/O باید به حداقل برسد.
زمان تست باید به حداقل برسد.
نیاز به یکپارچه سازی تست از سلول BIST با کل مدار
29
واژه نامه BIST
TPG : ژنراتورالگوی تست
PRPG : ژنراتورالگوی شبه تصادفی
SRSG : ژنراتوردنباله شیفت رجیستر
ORA : تجزیه و تحلیل پاسخ خروجی
SISR : رجیستر سیگنال تک ورودی
MISR : رجیسترسیگنال چند ورودی
BILBO : ساخته شده در ناظر بلوک منطقی
30
ساخته شده در تست خود
تولید الگوی تست
جامع
شبه جامع
شبه تصادفی
فشرده سازی پاسخ آزمون
تعداد گذر
چک کردن برابری
تجزیه و تحلیل سیگنال
31
معماری کلی off-line BIST
دسته بندی معماری
متمرکز یا توزیع شده
المان های BIST جا سازی شده یا جداگانه
المان های کلیدی در معماری BIST
مدار تحت تست ( CUT )
ژنراتور الگوی تست (TPG )
تجزیه و تحلیل پاسخ خروجی ( ORA )
سیستم توزیع برای انتقال داده ها میان TPG,CUT,ORA
کنترل کننده های BIST
32
BIST متمرکز/ جداگانه
33
BIST توزیع شده/ جداگانه
34
BIST توزیع شده/ جاسازی شده
35
عوامل موثر بر انتخاب BIST
درجه تست موازی
پوشش خطا
سطح بسته بندی
زمان تست
پیچیدگی واحد قابل تعویض
کارخانه و حوزه استراتژی تست و تعمیر
تخریب عملکرد
36
منابع
www.allacronyms.com
www.cad.polito.it
www.eng.auburn.edu
www.asic.co.in
www.dti.unimi.it
www.kps.or.kr
37
با تشکر از توجه شما