پاورپوینت طراحی خودکار مدارهای دیجیتال و آشنایی با مدارهای برنامه پذیر

طراحی خودکار مدارهای دیجیتال و آشنایی با مدارهای برنامه پذیر
به نام خدا

مروری بر سخت افزارهای برنامه پذیر
مقدمه
حافظه فقط خواندنی قابل برنامه ریزی(PROM)
افزاره منطقی برنامه پذیر ((PLD
آرایه های منطقی قابل برنامه ریزی (PLA)
منطق آرایه ای برنامه پذیر (PAL)
منطق آرایه ای عمومی (GAL)
تکنولوژی ساخت PLD ها

مقدمه
مدارات برنامه پذیر تراشه های همه منظوره ای که قابلیت پیکربندی برای کاربردهای مختلف را دارند .
ویژگی محصولات مختلف و جنبه های رو به پیشرفت
ظرفیت منطقی
سرعت
ساختار داخلی
کاربرد
قابلیت اطمینان
شیوه برنامه ریزی

دسته بندی کلی
حافظه های فقط خواندنی برنامه پذیر[1] (PROM)
افزاره های منطقی برنامه پذیر[2] (PLD)
آرایه ی دروازه های برنامه پذیر میدانی[3] (FPGA)

[1] Read Only Memory
[2] Programmable Logic Devices
[3] Field Programmable Gate Array

انوع PLD
افزاره های منطقی برنامه پذیر ساده[1] (SPLD)

افزاره های منطقی برنامه پذیر پیچیده[2] (CPLD)

[1] Simple Programmable Logic Devices
[2] Complex Programmable Logic Devices

ظرفیت منطقی انواع تراشه های برنامه پذیر

حافظه فقط خواندنی قابل برنامه ریزی(PROM)
حافظه
شامل کل برنامه سیستم های کوچک
بخشی از برنامه در سیستم های بزرگ
مدار ترکیبی دو سطحیAND-OR
طبقه AND ثابت
طبقه OR قابل برنامه ریزی
مناسب برای پیاده سازی مدارات به فرم SOM
بخش ترکیبی مدارات حالت

انواع(PROM)
One Time Programmable (OTP)
PROM
ReProgrammable (RP)
EPROM (UVROM)
EEPROM

افزاره های منطقی برنامه پذیر ساده (SPLD)
معادل حداکثر 200 گیت NAND
با اسامی
PLA (Programmable Logic Array)
PAL (Programmable Array Logic)
GAL (Generic Array Logic)
PLD (Programmable Logic Device)
در این ابزارهای ارایه ای از گیتهای ANDو OR در ورودی و خروجی افزاره دیده می شود.
در دو نوع OTP و RP
کاربرد: ماشین های حالت ساده، شمارنده ها

افزاره منطقی قابل برنامه ریزی پیچیده CPLD))
نوعا معادل 2 تا 64 SPLD
اسامی
EPLD (Erasable Programmable Logic Devices)
PEEL (Programmable, Electrically Erasable Logic)
EEPLD (Electrically Erasable Programmable Logic Devices)
MAX (Multiple Array Matrix, Altera)

انواع فن آوری های ساخت FLASH , SRAM , EPROM و EEPROM
فرار و غیر فرار
امکانISP
نسبت بهFPGA گرانتر ولی ولی کارایی بالاتر و قابلیت پیش بینی زمانی

آرایه های منطقی قابل برنامه ریزی PLA
مدار ترکیبی دو سطحی AND-OR
هر دو طبقه قابل برنامه ریزی
پیاده سازی عبارات بفرم جمع حاصلضرب
هر دروازه AND = هر جمله ضربی دلخواه
تعداد AND ها محدود
دروازه های OR = تعداد خروجی ها

آرایه های منطقی قابل برنامه ریزی PLA
معرفی یک PLA
تعداد ورودی ها
تعداد خروجی ها
تعداد جملات ضربی (AND ها)

یک PLA ی n×m با p جمله ضربی
n ورودی
m خروجی
p عدد AND ی 2n ورودی
معمولا تعداد جملات ضربی (p) خیلی کمتر تعداد جملات مینیمم (2n)

یک PLA کوچک 3×4 با 6 جمله ضربی

PLA با نمایش فشرده

الگوی برنامه ریزی PLA برای یک مدار نمونه

عبارات بولی معادل

O1 = I1.I2 + I1’.I2’.I3’.I4’
O2 = I1.I3’ + I1’.I3.I4 + I2
O3 = I1.I2 + I1.I3’ + I1’.I2’.I4’

جملات ضربی مشترک = امکان جایگیری

برنامه ریزی PLA برای ایجاد توابع صفر و یک

یک مثال نوعی از PLA
82S100 (اواسط 1970)
16 ورودی
48 دروازه AND
8 خروجی
تعداد فیوزها
صفحه AND (AND Plane) 1536=2×16×48
صفحه OR (oR Plane) 384= 48×8

معایب PLA
دو صفحه قابل برنامه ریزی
هزینه ساخت بیشتر
تاخیر انتشار بیشتر

PAL این مشکل را رفع می کند. AND های قابل برنامه ریز و OR ثابت

امروزه PLA ها در ASIC ها استفاده می شود
ASIC: Application Specific Integrated Circuit

منطق آرایه ای برنامه پذیرPAL
دو سطحی
طبقه AND قابل برنامه ریزی
طبقه OR ثابت

یک صفحه قابل برنامه ریزی
هزینه ساخت پایین تر
سرعت بالاتر

حالت خاصی از PLA
داشتن پین های دوطرفه (ورودی/خروجی)

منطق آرایه ای برنامه پذیرPAL
برای هر گیت OR تعداد جملات AND محدود است
وجود XOR و MUX
PAL ترتیبی
حاوی فلیپ فلاپ
برای پیاده سازی مدارات ترتیبی
PAL ترکیبی
بدون فلیپ فلاپ
برای پیاده سازی مدارات ترکیبی

منطق های آرایه ای قابل برنامه ریزی ترکیبی Combinational PALs
المان حافظه ای ندارد
PAL16L8 یک PAL ترکیبی
16 ورودی و 8 خروجی
6 پین دوطرفه
تراشه 20 پین
صفحه AND آن دارای 64 سطر و 32 ستون ( با توجه به 16 ورودی)
برخلاف PLA دروازه های AND نمی تواند به اشتراک گذاشته شود
هر OR یک تابع شامل 7 جمله ضربی
جمله ضربی هشتم (دروازه فعال ساز خروجی)

شماتیک پایه های PAL16L8

پایه های دوطرفه I/O
صرفا ورودی
دروازه فعال ساز، صفر برنامه ریزی شود
صرفا خروجی
خروجی در هیچ جمله ضربی استفاده نشود
دروازه فعال ساز خروجی همیشه یا بسته به ورودی فعال می شود
عبور اول (جمله کمکی) یک مدار بزرگتر
دروازه فعال ساز خروجی بطور ثابت یک برنامه ریزی می شود
خروجی در ورودی جملات ضربی نیز استفاده شود
بصورت یک بازخورد
دروازه فعال ساز آن دائم فعال
به یکی از جملات ضربی خودش وصل شود

پیاده سازی مدارهای با بیش از هفت جمله ضربی
اتصال هر خروجی بطور بازگشتی به ورودی جملات ضربی خروجی های دیگر
مدار بصورت چهار طبقه AND-OR-AND-OR
تاخیر انتشار مدار دو برابر
چند خروجی را اشغال می کنند

PAL20L8 یک ‍PAL ترکیبی دیگر
مشابه PAL16L8 است
چهار پایه (صرفا ورودی) اضافی
8 ورودی اضافی برای هر جمله ضربی
ساختار خروجی این تراشه کاملا مشابه PAL16L8 است
یک تراشه 24 پایه

منطق آرایه ای قابل برنامه ریزی ترتیبی Sequential PAL
خروجی ثبت شده دارند
مدارات ترتیبی
PAL16R8 یک نمونه PAL ترتیبی
8 ورودی اصلی
یک ورودی کلاک
یک ورودی مشترک جهت کنترل خروجی(OE-L )
8 خروجی
یک تراشه 20 پایه

منطق آرایه ای قابل برنامه ریزی ترتیبی Sequential PAL
PAL16R8
طبقات AND-OR دقیقا مشابه PAL16L8
یکسری D فلیپ فلاپ دارد که بین طبقه OR و 8 خروجی
CLK مشترک برای تمام فلیپ فلاپ ها (لبه بالا رونده)
خروجی های فلیپ فلاپ ها نیز می توانند وارد آرایه AND-OR شوند
بدون عبور از بافر های سه حالته
تغییر وضعیت فلیپ فلاپ ها حتی در صورتی که خروجی ها غیر فعال

PAL16R6
6 عدد خروجی دارای فلیپ فلاپ
دو خروجی بدون فلیپ فلاپ
بنامIO8 وIO1 دوطرفه
ورودی یا خروجی ترکیبی
هر کدام کنترل با خروجی مستقل

معرفی تعدادی PAL استاندارد
در PAL20XX عدد 20 تعداد سیگنال های ورودی دروازه های AND
در PAL16XX عدد 16 تعداد سیگنال های ورودی دروازه های AND

معرفی تعدادی PAL استاندارد

منطق آرایه ای عمومی (GAL)
نوعیPLD ترتیبی که ابتدا Lattice Semicondoctor ارائه کرد
GAL16V8 یک نمونه GAL
تقلید عملکرد هر PAL
تفاوت
امکان پاک شدن بصورت الکتریکی
قابلیت برنامه ریزی مجدد است
دو فیوز کنترل معماری جهت انتخاب یکی از سه پیکربندی 16V8C، 16V8S و 16V8R
دو تای اول ترکیبی و سومی ترتیبی است.

منطق آرایه ای عمومی ترکیبی (Combinational GAL)
پیکربندی GAL16V8C
بصورت ترکیبی مانند PAL16L8
C=Complex
یک گیت XOR بین خروجی هر OR و بافر سه حالته خروجی
XOR بعنوان یک معکوس کننده قابل برنامه ریزی
به این فیوز کنترل پلاریته خروجی گفته می شود
گاهی پیاده سازی مکمل تابع ساده تر است
GAL20V8 میتواند معادلPAL20L8 پیکربندی شود

منطق آرایه ای عمومی ترکیبی (Combinational GAL)
پیکربندی GAL16V8S
کمتر استفاده می شود
چون قابلیت های آن زیر مجموعه ای از حالت 16V8C
بجای دروازه AND کنترل خروجی با استفاده فیوز (دائمی)
تنها مزیت آن در مقایسه با 16V8C وجود 8 دروازه AND در مقابل 7

منطق آرایه ای عمومی ترتیبی (Sequential GAL)
پیکربندی که GAL16V8R
همه خروجی ها از فلیپ فلاپ عبور می کند
کلاک مشترک
یک سیگنال مشترک فعال ساز
درشت سلول منطقی خروجی

مدار داخلی GAL16V8 درحالت 16V8R

مدار داخلی GAL20V8 در حالت 20V8R

مدار داخلی GAL22V10

درشت سلول منطقی با خروجی ثبت شده مربوط به GAL22V10

درشت سلول منطقی با خروجی ترکیبی مربوط به GAL22V10

شماتیک پایه های تعدادی GAL استاندارد